硬件综合实训总目录

用户6339

7月4日修改

实验总览

在本次硬件综合实训中，我们将基于一份部分实现RV32IM_zicsr指令集的RISC-V CPU，逐步补充操作系统运行所需要的Zicsr指令、异常中断机制以及外设接口，最终完成RT-Thread Nano的启动与验证。​

这里先解释几个第一次接触时容易混淆的名词。RISC-V是一种开源指令集架构，可以理解为软件和 CPU 之间约定好的“指令语言”。CPU是执行指令的处理器硬件。RV32IM_zicsr表示这个 CPU 支持 32 位整数基础指令、乘除法指令，以及一部分 CSR 相关指令。Zicsr是 RISC-V 中用于访问 CSR 的扩展。CSR是控制和状态寄存器，用来保存处理器状态、异常入口、异常返回地址、中断原因等信息。异常和中断是 CPU 暂停当前程序、转去处理特殊事件的机制。外设接口是 CPU 访问定时器、串口等外围硬件的通道。RT-Thread Nano是一个轻量级实时操作系统，本实验最终会让它在我们的 CPU 上运行。​

与《计算机组成原理》课程中的实验总目录不同，前序实验更强调从运算器、数据通路、控制器等部件出发，逐步建立“CPU 是怎样被设计出来的”这一认识。运算器负责完成加减乘除等计算，数据通路负责让数据在寄存器、存储器和运算单元之间流动，控制器负责决定每个时钟周期应该执行哪些操作。

本系列实验则更强调在现有 CPU 框架之上，围绕软件运行需求反向分析“还缺什么”“为什么缺”以及“这些功能应该加在哪里”。这里的 CPU 框架指已经搭好的取指、译码、执行、访存、写回等基础结构。同学们不需要从零开始写一个 CPU，而是在已有结构上补齐操作系统需要的关键能力。​

总之，本实验给定一份已经完成基础结构设计的 CPU 代码。同学们需要做的工作，是围绕如下目标逐步实现：​

1.
补充Zicsr扩展和启动系统所需的关键 CSR 寄存器；​

2.
引入定时器等基础外设，使系统具备时间基准；​

3.
完成异常与中断处理流程，使 CPU 能够响应外部事件；​

4.
增加串口通信能力，打通操作系统与 CPU 的交互；​

5.
在上述硬件支持基础上，逐步适配并启动RT-Thread Nano；​

6.
在已经实现RT-Thread Nano上迁移CoreMark，并且结合软件与硬件进行系统级验证。​

这里的定时器是一种按时钟计数的外设，操作系统依靠它感知时间流逝。时间基准可以理解为系统中的“节拍器”，线程延时、调度和超时判断都需要它。串口是一种简单常见的通信接口，常用于打印调试信息和接收输入。CoreMark是一个常见的嵌入式 CPU 性能测试程序。系统级验证指不只单独测试某个模块，而是让 CPU、外设、软件和操作系统一起运行，观察整个系统是否正确。​

🗨️

听起来很复杂对吗，实际上确实有些复杂。

这些内容看起来分散，但主线其实很统一：软件每提出一个运行需求，硬件就需要补上一段能够支撑它的机制。Zicsr让软件能观察和修改处理器状态，定时器给操作系统提供时间，CLINT把外部事件转化成受控的中断和异常处理，UART让系统能和人交互，最后RT-Thread Nano和CoreMark则把这些能力组合起来做系统级验证。​

CLINT可以理解为 CPU 内部负责异常和中断控制的模块，本实验中的它会决定何时写 CSR、何时跳转到异常入口、何时从异常返回。UART是通用异步收发器，也就是本实验中的串口硬件模块。​

实验简介

第一个实验为Zicsr扩展实验。我们将基于现有 CPU 工程，补充 CSR 相关寄存器和访问能力，使 CPU 具备后续处理中断、异常以及启动操作系统所需的基础状态管理功能。​

第二个实验为定时器实验。我们将说明操作系统为什么需要时间基准，以及定时器和周期计数器在系统运行中的作用，并接入现有代码。周期计数器是 CPU 内部按时钟递增的计数逻辑，可用于观察处理器已经运行了多少个时钟周期。​

第三个实验为中断与异常管理实验。在前两个实验的基础上，我们进一步完成 CPU 的异常和中断处理流程，使 CPU 能够在正确保存现场的同时跳转到异常入口，并在处理完成后恢复执行。保存现场指把当前程序后续恢复运行所需的信息保存起来，例如返回地址、状态寄存器和中断原因。​

第四个实验为串口通信实验。我们将增加串口外设接口，使 CPU 能够与外部世界进行基本的数据交换，并为后续系统调试和软件交互打下基础。​

第五个实验为启动操作系统实验。在该实验中，我们开始将前四个实验补充的硬件能力组织起来，面向RT-Thread Nano的启动需求进行适配和调试。在这个实验中，我们会学习如何使用软件模拟 CPU，如何用软件为硬件HDL代码做仿真。HDL是硬件描述语言，用代码描述电路结构和行为；仿真是在电脑上运行硬件模型，用来提前观察电路是否按预期工作。​

第六个实验为综合验证与移植实验。在系统已经具备基本运行能力后，我们将进一步进行系统级测试、软件移植与其余验证，形成完整的软硬件协同设计闭环。移植指把原本运行在其他环境中的软件适配到当前 CPU 和硬件平台上。​

实验Github框架代码

这次实验的全部框架代码已经上传到Github上，同学们需要使用Windows和Linux操作系统协作完成，具体操作参考项目的README文件。​

代码块

https://github.com/ccnuktd/SOC-FPGA-BJTU-HWCT

实验环境也可以参考飞书版安装：SOC-FPGA RISC-V 处理器项目

实验文档

实验一：实现zicsr扩展

实验二：定时器外部中断

实验三

实验四：串口通信

实验五：启动操作系统

实验六：移植 CoreMark

其他文档补充

流水线.pdf

异常处理.pdf

补充材料：RT-Thread nano启动方式

补充材料：CPU流水线与控制流分析

如果你完全不了解Verilog/System Verilog，我们提供一个网站学习Verilog语法：Verilog语法深入

这是一个Verilog刷题网站：https://hdlbits.01xz.net/wiki/Main_Page

一些补充的PPT，老师有兴趣可以看看，这是之前做的：

1 riscv-isa介绍.pptx

5 rv32i汇编.pptx

10 流水线.pptx

11 rv32m和zicsr.pptx

12 context与异常处理.pptx

13 bsp设计.pptx

硬件综合实训总目录​

硬件综合实训总目录